Průvodce návrhem desek plošných spojů pro integritu signálu

Technologie plošných spojů – Pokyny pro návrh plošných spojů pro integritu signálu

Průvodce návrhem desek plošných spojů pro integritu signálu

Níže je uveden popis pokynů pro návrh desek plošných spojů z hlediska integrity signálu a analýzy signálu:

(SI) Čím dříve jsou problémy identifikovány, tím efektivnější je návrh a zabraňuje se přidávání koncových zařízení před dokončením návrhu desky plošných spojů.

Návrh – Plánování integrity signálu (SI) nabízí mnoho nástrojů a zdrojů. Tento článek pojednává o základních problémech integrity signálu a několika způsobech řešení problému SI, přičemž ignoruje technické detaily procesu návrhu. 1 Problém SI S rostoucí rychlostí výstupního spínače integrovaného obvodu čelí téměř všechny návrhy problému integrity signálu, bez ohledu na cyklus signálu.

Deska může být plně uzemněna, snadno tvoří napájecí smyčku, může dle potřeby používat velké množství diskrétních koncových zařízení, ale návrh musí být správný a nesmí být v kritickém stavu. Specialisté na SI a EMC simulují a počítají před zapojením a poté návrh desky dodržuje řadu velmi přísných konstrukčních pravidel. V případě pochybností lze přidat koncové zařízení, aby se dosáhlo co nejvyšší bezpečnostní rezervy SI. Během praktického provozu desky se vždy vyskytnou problémy. Proto se lze problémům s SI vyhnout použitím vodičů s řízenými impedančními svorkami.

Stručně řečeno, přehnaný design řeší problém SI.

Níže jsou uvedeny obecné pokyny pro návrh integrovaných obvodů (SI), které popisují proces návrhu. 2 Příprava na předběžný návrh Před zahájením návrhu by měla nejprve zvážit a definovat strategii návrhu, která bude vodítkem pro výběr součástek, výběr procesu a řízení nákladů na výrobu desek. V případě SI se provádějí předběžné studie za účelem vytvoření pokynů pro plánování nebo návrh, aby se zajistilo, že ve výsledcích návrhu nebudou žádné zjevné problémy, interference nebo časové řady v SI. Výrobci integrovaných obvodů mohou poskytnout určité pokyny pro návrh, ale pokyny poskytnuté dodavateli čipů (nebo vaše vlastní pokyny pro návrh) mají omezení. Podle pokynů nemusí být deska, která splňuje požadavky SI, vůbec navržena.

Pokud jsou pravidla návrhu jednoduchá, není potřeba inženýr návrhu desek plošných spojů.

Než začnete se skutečným rozvržením desky plošných spojů, musíte nejprve vyřešit následující problémy. Ve většině případů mohou tyto problémy ovlivnit desky, které navrhujete (nebo kontrolujete). Pokud je počet desek velký, je to velmi cenné. Tři kaskádované desky Některé konstrukční týmy mají velkou autonomii při definování vrstev desky plošných spojů, zatímco jiné ne, takže je důležité vědět, kde se nacházejí. Rozhovor s inženýry pro výrobu a analýzu nákladů může určit chybu v kaskádě desky, což je také dobrá příležitost k odhalení tolerancí při výrobě desky.

Všechny tyto informace lze použít ve fázi před zapojováním. Na základě výše uvedených údajů můžete vybrat kaskádu. Upozorňujeme, že téměř každá deska plošných spojů, která se vkládá do jiné desky nebo základní desky, má požadavky na tloušťku, zatímco většina výrobců desek má pevné požadavky na tloušťku pro různé typy vrstev, které mohou vytvořit, což výrazně omezí konečný počet spojení. Pro určení počtu kaskád je vhodné úzce spolupracovat s výrobcem.

Nástroje pro správu impedance se používají k vytvoření řady cílových impedancí na různých úrovních, s přihlédnutím k výrobním tolerancím výrobce a vlivu sousedního zapojení. V ideálním případě by všechny vysokorychlostní uzly měly být pro zajištění integrity signálu připojeny k interní vrstvě pro správu impedance (např. proužkům), ale ve skutečnosti musí inženýři často použít externí vrstvu, aby dosáhli plného nebo částečného využití vysokorychlostních uzlů. Pro optimalizaci impedance (SI) a zachování oddělení desky by měla být zemnící/napájecí rovina co nejvíce umístěna v párech. Pokud máte pouze jednu dokovací/elektrickou rovinu, budete tam. Pokud napájecí rovina vůbec neexistuje, můžete mít z definice problém s impedancí (SI).

Než budete moci určit zpětnou cestu nedefinovaného signálu, můžete se také setkat s obtížemi při modelování nebo simulaci výkonu desky. 4 Sériové rušení a odpor řídí vazbu sousedních signálových linek, což vede k sériovému rušení a mění odpor signálových linek. Analýza vazby sousedních paralelních signálových linek může určit „bezpečnou“ nebo očekávanou vzdálenost (nebo délku paralelního zapojení) mezi signálovými linkami nebo mezi různými signálovými linkami. Například pro omezení rušení mezi uzly hodinových a datových signálů na 100 mV, ale pro zajištění rovnoběžnosti signálových linek lze vypočítat nebo modelovat minimální povolenou vzdálenost mezi signály na jakékoli dané úrovni zapojení. Zároveň, pokud návrh zahrnuje uzly (nebo hodiny nebo specializované architektury vysokorychlostních pamětí), které jsou důležité pro odpor, musí být směrování umístěno na jedné úrovni (nebo více úrovních), aby se dosáhlo požadovaného odporu. Zpoždění a časová zpoždění důležitých vysokorychlostních uzlů jsou klíčovými faktory, které je třeba zvážit při směrování hodin. Vzhledem k přísným požadavkům na časové řady musí uzly obvykle používat koncová zařízení k dosažení optimální kvality SI.

Abyste tyto uzly identifikovali předem, naplánujte si čas potřebný k umístění a směrování součástek pro nastavení ukazatele, který indikuje návrh integrity signálu. Volba technologie desek plošných spojů a různých ovladačů je vhodná pro různé úkoly. Je signál bodový nebo o něco větší? Je signál odváděn z desky, nebo zůstává na stejné desce? Jaké je přijatelné časové zpoždění a tolerance šumu? Obecně platí, že čím pomalejší je převod, tím lepší je integrita signálu. Není důvod, aby hodinový systém s frekvencí 50 MHz používal dobu náběhu 500 PS.

Řídicí jednotky kmitání 2-3NS jsou dostatečně rychlé, aby poskytovaly kvalitu SI a pomohly řešit problémy se synchronním přepínáním výstupů (SSO) a elektromagnetickou kompatibilitou (EMC). Výhody budičů lze nalézt v nových programovatelných technologiích FPGA nebo zakázkových ASIC. Použitím těchto konfigurovatelných (nebo částečně konfigurovatelných) zařízení máte velký prostor pro výběr rozsahu a rychlosti budiče.

Na začátku návrhu je třeba splnit časové požadavky na návrh FPGA (nebo ASIC) a určit vhodné výstupní parametry, včetně výběru pinů (pokud je to možné). V této fázi návrhu se od dodavatelů integrovaných obvodů získávají vhodné simulační modely.

Pro efektivní zachycení SI simulace potřebujete SI simulátor a vhodný simulační model (případně model IBIS).

Nakonec byste měli během fází předzapojení a zapojení vypracovat řadu návrhových pokynů, včetně: odporu cílové vrstvy, rozteče vodičů, preferované technologie zařízení, topologie klíčových uzlů a plánování koncových připojení.

7 Základní procesy předzapojení v programování SI ve fázi předzapojení spočívají v prvním určení rozsahu vstupních parametrů (amplituda budiče, odpor, rychlost sledování) a možného topologického rozsahu (minimální/maximální délka, krátká délka atd.), poté ve spuštění každé možné kombinace simulací, analýze časových řad a výsledků simulace SI a nakonec v nalezení přijatelného rozsahu hodnot. Dále je pracovní rozsah interpretován jako omezení zapojení desky plošných spojů. Tuto „čištění“ lze provést pomocí různých softwarových nástrojů a program pro zapojení dokáže toto omezení zapojení automaticky zpracovat.

Simulační ověření SI po připojení umožní systematické porušování (nebo úpravu) konstrukčních pravidel, ale pouze z nákladových důvodů nebo přísných požadavků na připojení. Výše uvedená opatření zajišťují kvalitu návrhu desky plošných spojů SI. Po sestavení desky je stále nutné desku umístit na testovací platformu, změřit ji osciloskopem nebo TDR (reflektorem v časové doméně) a porovnat skutečnou desku plošných spojů s očekávanými výsledky analogové sestavy. Mnoho článků o výběru. Inženýři provádějící statické ověřování časových řad si možná všimli, že ačkoli lze všechna data získat z datového listu zařízení, vytvoření modelu je stále obtížné. Ve srovnání se simulačním modelem je model SI snadno sestavit, ale data modelu je obtížné získat. Ve skutečnosti je jediným spolehlivým zdrojem dat modelu SI dodavatel integrovaných obvodů, který musí udržovat tichou dohodu s konstruktéry. Standardy modelů IBIS poskytují konzistentní nosič dat, ale náklady na vytvoření modelu IBIS a zajištění jeho kvality jsou vysoké. Dodavatelé integrovaných obvodů stále musí na trhu zvyšovat poptávku po těchto investicích a výrobci desek plošných spojů mohou být jedinými a jedinými trhy.

• Poslední: metoda zinkování skrz otvory v deskách plošných spojů
• Další：Schématické detaily desky plošných spojů s reverzním tlačením